Altera stellt 28-nm-FPGAs der Stratix V-Familie vor
Altera kündigte heute seine nächste FPGA-Generation, die 28-nm-FPGAs der Stratix V-Familie mit der industrieweit höchsten Bandbreite an. Mit einer seriellen Switching-Kapazität von bis zu 1,6 Terabit/s eröffnen die Stratix V-FPGAs unzählige neue Technologien, während auf Basis der führenden 28-nm-Prozesstechnologie die Kosten und die Verlustleistung in Anwendungen mit hoher Bandbreite reduziert werden.
Gefertigt mit dem 28-nm-HP(High Performance)-Prozess von TSMC, verfügen die Stratix V-FPGAs über bis zu 1,1 Millionen Logikelemente (LEs), 53 Mbit Embedded-Speicher, 3680 Multiplizierer (18 x 18) und integrierte Transceiver, die bis zu 28 Gbit/s schnell sind. Die Bausteine bieten auch die industrieweit umfangreichste applikationsfokussierte hartverdrahtete IP für verbesserte Systemintegration und Performance, ohne Einschränkungen bei der Leistungsaufnahme und den Kosten. Die neue Familie umfasst vier Varianten und adressiert ein weites Spektrum an Anwendungen in der drahtlosen und drahtgebundenen Kommunikation, Verteidigungstechnik, Rundfunk-/Fernseh-Technik, Computer und Massenspeicher, Test und Medizintechnik.
Die Varianten sind:
• Stratix V GT-FPGAs – Die industrieweit einzigen FPGAs mit integrierten 28-Gbit/s-Transceivern für 100-G-Systeme und darüber hinaus
• Stratix V GX-FPGAs – Unterstützen ein weites Feld an Applikationen mit Transceivern von 600 Mbit/s bis zu 12,5 Gbit/s
• Stratix V GS-FPGAs – Optimiert für die schnelle digitale Signalverarbeitung (DSP-Anwendungen) mit Transceivern von 600 Mbit/s bis zu 12,5 Gbit/s
• Stratix V E-FPGAs – Hochkomplexe FPGAs prädestiniert für das ASIC-Prototyping oder die Emulation von extrem leistungsfähigen Computing-Anwendungen
„Mit den Innovationen in unserer fünften Stratix-Generation verbessern wir die Komplexität und die I/O-Performance von unseren High-end-Produkten signifikant. So stärken wir die Wettbewerbsposition gegenüber ASICs und ASSPs weiter,“ sagte Vince Hu, Vice President
Product und Corporate Marketing bei Altera . „Damit unterstreicht Altera seine Zielsetzung, die Herausforderungen durch weiter steigende Bandbreiten zu lösen, während gleichzeitig die Designvorgaben hinsichtlich Leistungsaufnahme und Kosten erfüllt werden. Vom Core bis zur I/O-Performance haben wir alle Aspekte der Stratix V-FPGAs beleuchtet, um sicherzustellen ein Höchstmaß an Leistungsfähigkeit, Komplexität und Integrationsfähigkeit zu bieten.“
Stratix V-FPGAs: Optimiert für höchste Bandbreite
Die Stratix V GX- und Stratix V GS-FPGAs bieten bis zu 66 Transceiver mit bis zu 12,5 Gbit/s. Damit unterstützen die Stratix V-FPGAs eine Vielzahl von 3G-, 6G- und 10G-Protokollen sowie elektrische Standards wie 10G/40G/100G, Interlaken und PCI Express® (PCIe®) Gen 3, Gen2 und Gen 1. Die Bausteine bieten auch die direkte Interoperabilität zu 10G-Backplanes (10GBASE-KR) und optischen Modulen. Die 28-Gbit/s-Transceiver der Stratix V GT-FPGAs sind dafür ausgelegt, die CEI-28G-Spezifikation zu erfüllen. Dabei benötigen die 28-Gbit/s-Transceiver nur etwa 200 mW je Kanal, was die System-Verslustleistung bezogen auf die Bandbreite signifikant reduziert.
Neben der hohen Transceiver-Bandbreite verfügen die Stratix V-FPGAs auch über ein DDR3-Speicher-Interface (7 x 72 bit, 1600 Mbit/s) und LVDS-Kanäle mit 1,6 Gbit/s über die zahlreichen I/Os.
Altera hat verschiedene Erweiterungen und Verbesserung an der Core-Architektur der Stratix V- FPGAs vorgenommen, um die Flächen- bzw. Logik-Effizienz und die Systemleistung weiter zu verbessern.
Dazu gehören:
• Neu ALM (Adaptive Logik-Module)-Architektur – mit mehr als 800 000 zusätzlichen Registern im größten Baustein für mehr Logikeffizienz. Die ALM-Architektur ist ideal für Designs mit zahlreichen Registern und Pipeline-Strukturen.
• Erweitere Embedded-Speicherstruktur mit M20K-Blöcken – resultiert in verbesserter Flächenausnutzung und höherer Performance
• Industrieweit erste DSP-Blöcke mit variabler Genauigkeit – ermöglicht höchste Effizienz und Performance für DSP-Datenpfande mit variabler Genauigkeit.
• Anwenderfreundliche partielle Rekonfiguration – damit können Entwickler Teile des FPGAs neu konfigurieren, während andere Sektionen davon nicht berührt werden und weiter arbeiten.
Weitere Informationen zu den Stratix V-FPGAs findet man unter http://www.altera.com/stratix5.
Die Stratix V-FPGAs bieten ein Höchstmaß an Hard-IP-Integration in einem FPGA. Zu den Hardware-IP-Funktionen gehören PCIe (Gen3, Gen2, Gen1), 40G/100G Ethernet, CPRI/OBSAI, Interlaken, Serial RapidIO® (SRIO) 2.0 und 10 Gigabit Ethernet (GbE) 10GBASE-R. Speicher-Schnittstellen mit festverdrahteten Schreib-/Lese-Pfaden umfassen DDR3, RLDRAM II und QDR II+.
Wie bereits im Vorfeld angekündigt, bieten die Stratix V-FPGAs auch Embedded HardCopy-Blöcke. Mit dieser einzigartigen Methodik kann Altera in Hardware implementierte Funktionen im FPGA schnell ändern und ermöglicht so die Entwicklung von Baustein-Varianten in nur drei bis sechs Monaten. Embedded HardCopy-Blöcke bieten den Entwicklern das Äquivalent von 700 000 zusätzlichen LEs mit 65 Prozent geringerer Leistungsaufnahme im Vergleich zu einer „Softlogik“-Implementierung
Pfand zu HardCopy® V-ASICs
Altera bietet für die Stratix V-FPGAs auch einen risikolosen und preisgünstigen Weg hin zur ASIC-Fertigung mit HardCopy V-ASICs. Details zu den HardCopy V-ASICs werden zu einem späteren Zeitpunkt bekanntgegeben.
Verfügbarkeit
Altera plant die Auslieferung der ersten Muster der Stratix V-FPGAs für das 1. Quartal 2011. Die Stratix V-FPGAs werden von der Design-Software Quartus® II Version 10.0 unterstützt, die für das 2. Quartal 2010 vorgesehen ist.
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